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課程概要
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　　UVM驗證就業培訓班

班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號)

為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限3人到5人，多余人員安排到下一期進行。

培養對象

  1.理工科背景，有志于數字集成電路設計工作的學生和轉行人員；
  2.需要充電，提升技術水平和熟悉設計流程的在職人員；
  3.集成電路設計企業的員工內訓。

★ 可以通過培訓快速進去進入IC行業的專業：

集成電路工程、微電子、電子與通信工程、電子科學與技術、電路與系統、
電子信息工程、計算機科學與技術、軟件工程、
光學工程、控制工程、電氣工程、
材料類、
物理類
機械類
化學類
......等理工科專業

就業服務

面試筆試題詳細講解

簡歷打磨

模擬面試

公司內部推薦（部分公司直接安排面試）

未來職業規劃

授課方式

在線直播授課+服務器登錄實訓，也可以線下現場培訓。

督導老師每天跟蹤學習情況，充分調動你的學習激情。

每天有資深的IC老司機帶著你學習做項目，

你唯一需要保障的只是時間和堅持。

上課時間

近開課時間：2020年11月30日

課程目標

IC設計培訓課程可以讓學員深入了解復雜芯片的基本模塊建立，把握時序的計算及其調整，掌握DFT的概念和重要性及其實際應用，了解后端的芯片流片過程以及影響芯片性能的各種因數，掌握如何提高整個芯片設計的成功率和高性能，能夠獨立完成各個流程的設計，并大幅度提高個人在IC設計各個環節中的設計能力。

主要內容：
集成電路設計流程及IC版圖設計
總體設計及布局規劃
各種電路的版圖實現及驗證
版圖設計中各種技術考量

實驗課內容：
完成一個大型芯片的全部版圖設計

免費頒發相關工程師等資格證書

        ☆注重質量
        ☆邊講邊練

        專注高端培訓16年，曙海提供的證書得到本行業的廣泛認可，學員的能力
        得到大家的認同，受到用人單位的廣泛贊譽。

本課程實戰演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯合從頭至尾強化練習整個芯片的生成過程，強調實戰，實戰，還是實戰！

免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！

質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

　　UVM驗證培訓班

第一階段

課程說明：

SystemVerilog驗證是針對數字電路驗證技術初/中級學員的課程，是數字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術的理論和用法的歸納，總結和升華，通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規劃，進而為掌握IC高級驗證技術打下堅實的基礎。

課程大綱：

1.SystemVerilog 驗證平臺的架構

2.SystemVerilog 語義語法

3.SystemVerilog 并發操作機制

4.Object Oriented Programming (OOP) 面向對象的編程

5.SystemVerilog 內部通信機制

6.SystemVerilog Assertion

7.功能覆蓋率統計

第二階段 SystemVerilog UVM 驗證

課程說明：

UVM驗證方法學是針對數字電路驗證技術高級學員的課程，是數字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述，更重要的是對UVM驗證方法學的理論和用法的歸納，總結和升華，通過UVM驗證方法學課程的學習可以快速成為一名優秀的IC驗證工程師。

本課程適合于使用UVM驗證方法學進行科研和IC驗證的具有高級水平的學生和工程師，也適合于有志于從事IC驗證工作，期望進入IC驗證領域的相關人員。參加學習的學員需要具有數字電路的基礎知識，掌握數字邏輯仿真技術。

課程大綱：

1. UVM 驗證平臺的架構

2. UVM 消息服務機制

3. UVM 數據建模

4. UVM component factory and configuration

5. TLM communication

6. UVM callback

7. UVM sequence and sequencer

8. Advance on UVM phase

9. Register Abstraction Layer (RAL)

第三階段 SystemVerilog UVM SPI和HOST IP驗證

IP項目實踐：APB-SPI模塊驗證

講解design spec和編寫驗證計劃
講解如何搭建基于UVM-RAL驗證平臺
使用平臺自動生成腳本生成UVM平臺框架
使用RAL腳本自動生成寄存器模型

IP項目實踐：APB-SPI模塊驗證

UVM平臺搭建及RAL集成
編寫功能覆蓋率
創建test cases并進行debug
Regression及覆蓋率分析
編寫驗證報告

IP項目實踐：SD-HOST模塊驗證

SD協議簡介
講解design spec和寄存器文檔
編寫驗證計劃文檔
使用平臺自動生成腳本生成UVM平臺框架
使用RAL腳本自動生成寄存器模型
AHB接口功能組件代碼編寫及調試

IP項目實踐：SD-HOST模塊驗證

RAL訪問寄存器testcase編寫及check
SD接口功能組件代碼編寫及調試
完成參考模型和比對板

IP項目實踐：SD-HOST模塊驗證

編寫功能覆蓋率
創建test cases并進行debug
隨機測試，回歸測試，覆蓋率分析
完成驗證報告文檔編寫
指導學生完成整個項目（答疑）
課程總結和面試指導

第四階段 UVM高階培訓

UVM基本模塊：

OOP 進階
講解UVM驗證平臺及結構
Objection機制
配套上機實例

UVM基本模塊：

數據建模transaction
sequence機制
Factory機制
Config機制
配套上機實例

UVM進階：

TLM通信機制
Callback機制
Phase機制
配套上機實例

UVM進階：

Virtual sequence使用
Sequence library
寄存器模型reg_model
前門后門訪問機制
復雜寄存器模型用法
配套上機實例

IP項目實踐：SRAM控制器UVM平臺搭建

AHB 協議簡介
SRAM 時序
AHB-SRAM控制器設計介紹
講解如何搭建UVM驗證平臺
自動生成平臺腳本講解及使用（perl）
搭建完整UVM驗證平臺
創建test cases進行仿真驗證
課程總結

第五階段 UVM高階培訓

?序號??	?課程內容
1	UVM進階： Component/object Config機制 TLM通信機制 Phase機制 Objection機制配套上機實例
2	UVM進階： Factory機制 Sequence機制 Virtual sequence使用 Sequence的進階使用 Sequence library 配套上機實例
3	UVM進階：寄存器模型reg_model 前門后門訪問機制復雜寄存器模型用法 Callback機制配套上機實例
4	Perl腳本：語法實例精講配套上機實例項目所需perl腳本精講
5	IP項目實踐：SRAM控制器講解design spec和RTL代碼講解如何搭建UVM驗證平臺自動生成平臺腳本講解及使用（perl）搭建完整UVM驗證平臺創建test cases進行仿真驗證指導學生完成整個項目
6	IP項目實踐：-SD HOST 講解design spec和RTL代碼驗證計劃文檔搭建完整UVM驗證平臺完成功能覆蓋率，assertion 仿真腳本，regression腳本編寫集成寄存器驗證RAL，完成寄存器驗證創建test cases進行仿真驗證隨機測試，回歸測試，覆蓋率分析完成驗證報告文檔編寫指導學生完成整個項目
7	IP項目實踐：SDMem 講解SD協議講解design spec文檔講解復雜協議構造及驗證平臺搭建方法搭建完整UVM驗證平臺完成test plan和verification spec 完成test matrix，創建test cases 使用VCS 完成仿真debug
8	總結及面試課程及實踐總結面試流程及面試題專屬驗證工程師簡歷編寫講解如果根據自己簡歷回答面試問題面試模擬
9	就業考核理論考試考核實踐項目考試考核

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